【下载】Bootgen用户指南 (中文版)

发表于:06/24/2020 , 关键词: UG1283, Bootgen, UG1416, 每日头条
本文档摘自 UG1416 中的“Bootgen 工具”章节,描述了如何为 Zynq®-7000 SoC、7 系列 FPGA 和 Versal™ ACAP 器件生成启动镜像。

【预约评估演示】启动您的实时流媒体解决方案

发表于:06/24/2020 , 关键词: 视频服务器, 视频流, Alveo, 每日头条
随着对视频直播的需求不断增长,更快的工作负载成为重中之重。视频服务提供商在控制其基础架构和运营成本的同时,还面临着提供高质量用户体验的挑战。鉴于转换视频的计算密度,转码需要灵活应变的硬件加速平台。

美狮彩票【视频】设置 Vitis AI 开发环境

发表于:06/24/2020 , 关键词: Vitis-AI
本视频演示了如何设置主机以在云或嵌入式器件上开发和运行 Vitis AI 开发环境应用。

Xilinx 视频实时转码一体机解密系列一:两大一体机开启低成本高品质视频直播新时代

发表于:06/24/2020 , 关键词: 视频直播, 视频转码, Alveo加速器卡
近日,赛灵思发布重磅消息,同时推出两款易于扩展的、超高密度视频转码专用视频实时转码一体机。自本期开始,我们将通过一系列解密文章,为您揭开这一与众不同的实时转码一体机...

Alveo U50 数据中心加速器卡

发表于:06/23/2020 , 关键词: Alveo-U50, 数据中心加速器卡
Xilinx® Alveo™ U50 数据中心加速卡可为金融计算、机器学习、计算存储以及数据搜索与分析工作负载提供优化加速。Alveo U50 卡采用赛灵思 UltraScale+ 架构,率先使用半高半长的外形尺寸和 低于75 瓦的低包络功耗

美狮彩票PYNQ经典项目分享| 可重配置IO

发表于:06/23/2020 , 关键词: PYNQ, PYNQ-PRIO
PYNQ-PRIO是一个介绍如何利用FPGA部分可重配置特性和PYNQ框架提供的方便的API,对FPGA分时复用,提高FPGA灵活性的项目。可重配置是指在一个FPGA工程中,划分了静态逻辑部分和动态逻辑部分,静态逻辑部分是指在运行过程中逻辑不变的部分

【下载】Xilinx 功耗估算用户指南

发表于:06/23/2020 , 关键词: UG440, XPE, 功耗估算
Xilinx 功耗估计器 (XPE) 是一个基于电子数据表的工具,旨在帮助您进行功耗估算。XPE 可在设计周期的任何阶段估算设计功耗。它将通过简单的设计向导来获取设计信息,同时对这些信息进行分析并提供详尽的功耗和热性能信息。

【干货分享】在命令行里编译Xilinx SDK工程

发表于:06/23/2020 , 关键词: Xilinx SDK, 编译
一个工程师打算在命令行里编译Xilinx SDK工程,以便集成进入其它自动化构建工具。Xilinx SDK工程都支持在命令行编译。在命令行里编译Xilinx SDK工程前,需要执行call C:/Xilinx/SDK/2019.1/settings64.bat,设置编译环境。

Alveo U30 数据中心加速器卡

发表于:06/22/2020 , 关键词: Alveo-U30, 数据中心加速器卡
Xilinx® Alveo™ U30 是一款基于 PCIe 的小尺寸媒体加速卡,可为实时流媒体视频服务提供商、OEM 厂商以及内容分发网络 (CDN) 提供高密度的实时转码解决方案。U30 加速器卡随 Xilinx 实时视频服务器一体机参考架构 (高通道密度版)同时推出,由 Xilinx 的 OEM 和 VAR 合作伙伴提供。

Zynq-7000 SoC:嵌入式设计教程(v2020.1)

发表于:06/22/2020 , 关键词: UG1165, Zynq-7000, 嵌入式设计教程
本文演示了使用Vivado®Design Suite和Vitis™软件平台构建基于Zynq®-7000SoC处理器的嵌入式设计。提供有效的嵌入式系统设计教程。

Xilinx FPGA的XADC测试笔记

发表于:06/22/2020 , 关键词: XADC
Xilinx 7系列FPGA内置了一个模数转换模块,称为XADC。XADC内部集成了两个最高1MHz采样率,1Vpp的ADC模块,可以采集FPGA外部输入的模拟信号并转为数字信号。XADC不需要外接任何输入信号,就可以测量FPGA内部的温度,VCCINT,VCCBRAM,VCCAUX电压。

构建更理想的原型验证平台

发表于:06/22/2020 , 关键词: EXOSTIV
当我们打算进行ASIC或是SoC原型验证的时候, FPGA或许是我们最好的选择。各大厂商正努力提升工艺水平,制造拥有更高逻辑密度和更大I/O 数量的FPGA。Xilinx 未来将要上市的VU19P拥有 900 万个系统逻辑单元,为搭建当今最复杂 SoC与ASIC的原型与提供了条件。

【开发者分享】在 Versal 器件上初始化 1G 以太网接口

发表于:06/19/2020 , 关键词: Versal, VCK190, 每日头条
Versal™ ACAP(自适应计算加速平台)是高度集成化的多核计算平台,可通过灵活的自适应能力来满足不断变化的动态算法的需求。VCK190 是赛灵思最早发布的 Versal AI Core 评估器件之一。本篇博文将为您详解如下所述设计创建步骤:

【干货分享】 MPSoC的芯片启动流程

发表于:06/19/2020 , 关键词: MPSoC
本文介绍MPSoC的芯片启动流程

【下载】将 Vivado HLS 设计移植到 Catapult HLS 平台

发表于:06/19/2020 , 关键词: Vivado-HLS, Catapult-HLS
本白皮书探讨如何将 Xilinx® Vivado® HLS 环境中开发的现有 HLS 设计移植到 Mentor 的 Catapult® HLS 平台中。
齐鲁彩票 全中彩票 华阳彩票 360彩票 彩尊彩票